EP1K50QI208-2N
FPGA - 现场可编程门阵列 FPGA - ACEX 1K 360 LABs 147 IOs
品牌: Altera
产品种类: FPGA - 现场可编程门阵列
产品: ACEX 1K
逻辑元件数量: 2880
逻辑数组块数量——LAB: 360
输入/输出端数量: 147 I/O
工作电源电压: 2.5 V
工作温度: - 40 C + 85 C
封装 : QFP-208
最大工作频率: 80 MHz
栅极数量: 199,000
工作电源电流: 5 mA
系列: ACEX 1K EP1K50
总内存: 40960 bit
商标名: ACEX 1K
Altera SoC FPGA概述
Altera SoC使用宽带干线互联，在FPGA体系结构中集成了基于ARM的硬核处理器系统（HPS），包括处理器、外设和存储器接口。其同时实现了硬核知识产权（IP）的性能和低功耗特性，以及可编程逻辑的灵活性。这些基于ARM的用户可定制SoC非常适合于在一片FPGA中集成分立处理器和数字信号处理（DSP）功能，降低系统功耗、成本和减小电路板面积。通过定制硬件和软件突出了终端产品的优势，并在FPGA中增加对任意接口标准或协议的支持。 Altera的SoCs通过现场硬件和软件更新，延长产品寿命，增加收益。这些器件还通过处理器和FPGA之间的宽带互联，增强系统性能。这些器件加入了Cyclone? V和Arria? V系列中，提供多种器件以及数百种型号，包括PCI Express? Gen2、多端口存储器控制器和高速串行收发器等其他硬核逻辑。SoC FPGA采用了TSMC的28-nm低功耗(28LP)工艺开发而成，对于成本敏感的应用降低了功耗和成本，同时满足了性能要求。
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特性处理器体系结构 - 双核ARM Cortex-A9 MPCore处理器
- 支持(AMP)对称多处理（SMP）和非对称多处理（AMP）
- 每个处理器内核包括：
- 用于缓存一致性的SCU
- 加速器一致性端口（ACP）
- 全局定时器
- 普通中断控制器
- CoreSight?指令跟踪
存储器接口支持 - 多端口SDRAM控制器子系统
- 闪存控制器
- 安全数字（SD）/安全数字I/O
(SDIO)/带DMA的多媒体卡（MMC）
接口外设 - 两个带有DMA的10/100/1000Mbps以太网介质访问控制器（EMAC）
- 两个支持DMA的USB 2.0 On-The-Go (USB OTG) 控制器
- 四个I2C控制器
- 两个控制器局域网（CAN）、两个主SPI、两个从SPI、UART
- 达71个一般用I/O（GPIO）
和14个仅输入引脚
调试 - IEEE标准1149.1-2001（JTAG）
- 通过高级高性能总线访问端口（AHB-AP）引导存储器调试
- 支持DMA的嵌入式跟踪路由器（ETR）
- 片上跟踪存储
硬核处理器系统
系统外设 - 四个一般用定时器
- 两个看门狗定时器
- 8通道DMA控制器
- 用于FPGA配置的FPGA管理器
- 时钟和复位管理器
片上存储器 HPS/FPGA接口 - HPS-to-FPGA桥
- 可配置32位、64位或128位高级微控制器总线体系结构（AMBA?）高级可扩展接口（AXI?）
- FPGA至HPS桥接
- 可配置32位、64位或128位AMBA AXI接口
- 其他
- DMA握手接口（可让FPGA外设向系统DMA控制器进行模块级传输）
- More than 100Gbps HPS-to-FPGA and FPGA-to-HPS bandwidth
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通过集成减少总系统成本
由于Cyclone V集成了多个硬核知识产权(IP)模块，用户能以更低的系统总成本、功耗和更短的设计时间突出器件优势和完成更多的工作。关键硬核IP模块包括以下组成： - 支持400MHz DDR3 SDRAM的硬核存储器控制器，同时选择性支持错误校正代码（EEC）
- 支持多种功能的PCI Express?（PCIe?）Gen2
- 精度可调数字信号处理（DSP）模块
- HPS双核ARM Cortex-A9 MPCore处理器
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通过集成节省Cyclone V系统级成本
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